STS-XYTER2 prototype ASIC for the CBM experiment

Back-end and interface implementation of the

Инструкция: Для каждого интерфейса ASIC для тестов с высочайшей энергией физики требуется надежный и действенный механизм потоковой передачи данных и управления потоком данных. Новый макет STS-XYTER2 для Silicon Tracking System и сенсоры мюонной камеры в опыте «Сжатая барионная материя» в Facility for Antiproton and STS-XYTER2 prototype ASIC for the CBM experiment Ion Research (FAIR, Германия) - это 128-канальное решение для измерения времени и амплитуды для кремниевой микрополосковой И газовые сенсоры. Он работает со скоростью 250 кбит / с / канал, любой из которых производит 27 бит инфы (5-битная амплитуда, 14-битная метка времени, данные о местоположении и диагностике). Чип-back-end обеспечивает резвую обработку STS-XYTER2 prototype ASIC for the CBM experiment входного канала, сортировку по меткам времени и передачу данных при помощи масштабируемого интерфейса, реализующего выделенный протокол (STS-HCTSP) для управления чипом и передачи данных с пропускной способностью данных от 9,7 Мбит / До 47MHit / s. Он также включает несколько опций для диагностики каналов, обнаружения сбоев и дросселирования. Внутренний интерфейс предназначен для работы с STS-XYTER2 prototype ASIC for the CBM experiment архитектурой сбора данных на базе трансиверов CERN GBTx. В этом документе представлены детали дизайна задней части и интерфейса и его реализации в CMOS-процессе UMC 180 нм.

Ключевики: цифровые электрические схемы; Системы контроля сенсора (мониторинг сенсоров и тестов и системы неспешного управления, архитектура, аппаратные средства, методы, базы данных); Цепи STS-XYTER2 prototype ASIC for the CBM experiment сбора данных

1. Введение

STS-XYTER2 - это новенькая прогностическая схема считывания показаний сенсоров прототипов для сжатого барионного опыта в FAIR Center, Дармштадт, Германия [1]. Это 128-канальное самозапускаемое, амплитудное и временное измерительное решение, разработанное для режима детектирования системы Silicon Tracking System (STS). Любой из интерфейсных каналов содержит в себе чувствительный к зарядке усилитель и STS-XYTER2 prototype ASIC for the CBM experiment формирователи, 5-разрядный аналого-цифровой преобразователь и дискриминатор, специально настроенный для задач мотивированного приложения, направленных на малый уровень шума и скорость, поддерживающую среднюю скорость 250 кГц / с / канал [3 , 4].

TheSTS-XYTER2chipfully-featureddigitalback-endenablinghigh-пропускная способность, разреженные считывания исправлений, синхронизация с синхронизацией, конфигурация front-endelectronics и управление функциями сбора и диагностики данных чипа.

Цифровой STS-XYTER2 prototype ASIC for the CBM experiment back-end реализован в SystemVerilog и употребляет пользовательские вставки блоков IP (память FIFO на базе DRAM). Внутренний модуль вставляется в полнофункциональную полнофункциональную конструкцию верхнего уровня (аналоговый затратной поток). Протокол, процедуры синхронизации и большая часть коммуникационных уровней были протестированы в FPGA Xilinx 7 серии с малозначительными переменами начального кода. Для STS-XYTER2 prototype ASIC for the CBM experiment удачной реализации логического трехкратного ввода (дополнительный шаг синтеза после подмены триггера) потребовались модификации стандартного потока проектирования.

Микросхема была разработана и сделана ​​в MMC-модуле CMC UMC 180 нм в 2016 году в качестве инженерного проекта. Более 14000 этих микросхем будут употребляться для построения станций сенсоров Silicon Tracking System [2], в каких STS-XYTER2 prototype ASIC for the CBM experiment в общей трудности будет применено около 1,6 миллиона отдельных каналов.

2 Физический интерфейс ASIC

Система сбора данных, созданная для сенсора STS, употребляет концентраторы данных на базе GBTx [5] для объединения нескольких дифференциальных электронных соединений (SLVS) с фронтальной электроники в многожильный интерфейс, в том числе при помощи системы на базе DPGA, DataProcessingBoard (DPB) (набросок 1) [ 6]. 8 микросхем размещены на STS-XYTER2 prototype ASIC for the CBM experiment одной печатной плате [7], также имеют входные полосы данных 160 МГц и 160 Мбит / с, обеспечивая при всем этом отдельные потоки данных с производительностью 320 Мбит / с от каждого чипа. Отдельные чипы в общей шине имеют 3-битные аппаратные адреса с проводом. Чтоб настроить пропускную способность данных на ожидаемое занятие каналов STS-XYTER2 prototype ASIC for the CBM experiment, каждый чип может отправлять данные через от 1 до 5 выходных ссылок. Коммуникация подключается по переменному току, чтоб обеспечить разные потенциалы заземления для считывающих обоесторонних датчиков ASIC, смещенных с напряжением 250 В [8]. Приемники STS-XYTER2 самовыравниваются при напряжении 1,2 В, но требуют наружного окончания 100 Ом с дополнительной стойкой резистивного резистора для роста помехового поля STS-XYTER2 prototype ASIC for the CBM experiment [9].

Выбор конденсаторов связи является неувязкой, так как их значение должно соответствовать изменениям состояния, обеспечиваемым протоколом, и в то же время обязано иметь высочайшее напряжение (> 250 В) и очень маленькие физические размеры, чтоб соответствовать 84 из их в Мотивированной, 101,5 мм × 30,6 мм печатной платы [7]. Simulationsrevealedthatminimumvalueof1nFneedstobeusedforreliabletransmission.

3 Конструкция задней панели

Внутренний модуль ASIC STS-XYTER2 был разбит STS-XYTER2 prototype ASIC for the CBM experiment на две части (см. Набросок 2):

• путь передачи данных, обеспечивающий сбор данных из интерфейсных каналов, сортировку данных и передачу данных из чипа, и

• контрольная часть, обеспечивающая процедуры синхронизации каналов и конфигурации микросхемы.

3.1 Интерфейс интерфейсного интерфейса к серверному интерфейсу

Передняя панель содержит в себе два пути сигнала после подготовительного усиления в чувствительном к STS-XYTER2 prototype ASIC for the CBM experiment зарядам усилителе CSA (набросок 3). 1-ый содержит в себе усилитель резвого формирования (время формирования 30 нс) и дискриминатор. Он употребляется для генерации резвого сигнала для генерации метки времени (latch_ts). 2-ой состоит из неспешного формирующего усилителя (время формирования 80-280 нс) и АЦП для измерения амплитуды обработанного импульса.

Результаты преобразования (сгенерированные асинхронно STS-XYTER2 prototype ASIC for the CBM experiment) должны быть объединены перед записью в канал FIFO. Во-1-х, нарастающий фронт резвого пути запускает запирание метки времени через сигнал latch_ts. Как сигнал более неспешного пути запускает самый маленький пороговый дискриминатор в ADC с непрерывным временным временем [12], фиксированное значение временной метки блокируется. Выход АЦП отражает амплитуду импульса STS-XYTER2 prototype ASIC for the CBM experiment, но цикл преобразования закончен, когда сигнал практически ворачивается к базисной полосы (самый маленький пороговый дискриминатор в АЦП выключен). Флаг data_valid утверждается и немедля отменяется сигналом сброса после того, как данные полного попадания записываются в канал FIFO.

3.2 Путь данных

На рисунке 4 показан путь данных в чипе. Хиты, зарегистрированные по каналам, содержат STS-XYTER2 prototype ASIC for the CBM experiment 21 бит инфы о fe_data: значение 5-битADCamplitude (энергия), 14-биттумную метку от счетчика времени (время) и 1-разрядный пропущенный флаг, который утверждается, когда дискриминаторы запускаются опять, когда предшествующий удар Все еще не обрабатывается. До того как fe_data будет записана в полнофункциональный FIFO на базе 22x8 DRAM, связанный с каждым STS-XYTER2 prototype ASIC for the CBM experiment каналом, добавляется бит четности. Событие SEU может разрушить данные, потому в случае обнаруженной ошибки четности удар падает на выходе FIFO.

Все 128-канальные выходы FIFO обрабатываются логикой сортировщика, задачка которой заключается в том, чтоб заполнить общий FIFO 29x4 с данными хита, считываемыми из канальных FIFO, в порядке их значения. Так STS-XYTER2 prototype ASIC for the CBM experiment как сортировщик работает на тактовой частоте 53 МГц, и тот факт, что каналы FIFO канала на физическом уровне распределены по большой площади кристалла (7,4 мм), дизайн сортировщика был неувязкой для ублажения ограничений времени.

Аналоговый интерфейс вводит задержку, связанную с амплитудой генерации сигнала data_valid. Задержка может достигать нескольких сотен наносекунд. Потому сортировка, включающая STS-XYTER2 prototype ASIC for the CBM experiment 5 менее важных бит временной метки, безосновательна. Чтоб обеспечить правильную работу сортировщика вокруг обертки счетчика времени, создается окно компаратора. Это значит, что ASIC только за ранее сортирует хиты, и предстоящая согласованность времени хитов должна производиться в подсистеме DPB.

На этом шаге fe_data сейчас дополняется значением адреса 7-битного STS-XYTER2 prototype ASIC for the CBM experiment канала, идентифицирующим происхождение попадания в чипе. ASIC передает данные через хоть какой из выходных сериализаторов (программно маскируемых).

3.3 Функции управления, конфигурации и диагностики

Так как чип будет работать в радиационной среде, он обязан иметь дело со специфичными критериями, такими как флуктуация интенсивности луча либо SEU. Он также должен обеспечивать средства для STS-XYTER2 prototype ASIC for the CBM experiment проверки как самого чипа, так и полной функциональности системы. Некие нюансы определенных приложений дискуссируются ниже.

3.3.1 Выполнение протокола

Пользовательский протокол связи, STS-HCTSP [10, 11] был разработан для ASS STS-XYTER2 и этой структуры DAQ. Протокол максимизирует пропускную способность удаленных данных в направлении восходящей полосы связи (от ASIC) и обеспечивает надежную передачу управляющих команд STS-XYTER2 prototype ASIC for the CBM experiment в направлении нисходящей полосы (в ASIC). Он стопроцентно синхронный (неизменная длина кадра и непрерывная передача кадров) и обеспечивает детерминированную латентную связь меж ASIC и обработкой данных (DPB) через приемопередатчики GBTx. Протокол употребляет кодирование 8b / 10b для нисходящей полосы связи и восходящей полосы связи для поддержки каналов ACcoupled STS-XYTER2 prototype ASIC for the CBM experiment, обеспечивает легкую синхронизацию каналов и поддерживает синхронизацию и функциональность даже в случае покоробленных структур кадра, вызванных разовыми событиями. 60-разрядные кадры нисходящей полосы связи обеспечивают доступ ко всем регистрам в 15-разрядном адресном пространстве каждой ASIC со скоростью 2,6 Мфрейм / с. Кадры начинаются с знака запятой и защищены 15-битным CRC. В протоколе употребляется STS-XYTER2 prototype ASIC for the CBM experiment до 5 восходящих линий, что приводит к пропускной возможности 9,41 Мбит / с до 47,05 Мбит / с. Процедуры синхронизации канала упрощают проектирование ASIC, так как в чипе не требуются программируемые полосы задержки.

Протокол был реализован в контрольной части чипа в 2-ух слоях (см. Набросок 5):

• уровень связи, обеспечивающий обнаружение уникальных шаблонов данных, нужных STS-XYTER2 prototype ASIC for the CBM experiment для синхронизации канала (SOS - начало синхронизации, EOS - конец синхронизации, запятые знаки K28.1 и K28.5) и

• уровень управления, обеспечивающий декодирование команд и доступ к файлам регистра.

Реализация протокола была испытана в FPGA с внедрением той же модели SystemVerilog, что и для проектирования ASIC с маленькими переменами:

• часы с разной частотой заменялись тактовыми STS-XYTER2 prototype ASIC for the CBM experiment режимами,

• Внедрение интерфейсов SystemVerilog было ограничено,

• Буферы DDR-выхода были изменены экземплярами FPGA.

3.3.2 Дросселирование - управление потоком данных

В мотивированном случае самозапускаемое приложение флуктуации интенсивности пучка, приводящие к значимым колебаниям частоты входящего попадания, являются принципиальной неувязкой для ASIC считывания. Отсутствие триггерного сигнала просит разработки способов более резвого восстановления цепочки данных после состояния перегрузки STS-XYTER2 prototype ASIC for the CBM experiment, чтоб обеспечить ее полную возможность при появлении интерпретируемых событий. Внутреннее хранилище чипов способно хранить более 1000 наборов данных ударов, которые могут занимать существенное количество времени для потока (до приблизительно 100 мкс). Была разработана методология демпфирования данных, смоделирована [13] и реализована в ASIC STS-XYTER2. Он содержит в себе непрерывный многоуровневый мониторинг STS-XYTER2 prototype ASIC for the CBM experiment потока данных в фоновом режиме (подсчет вхождения переполнения канала FIFO и пропущенных флагов) и сообщение о дилемме с программируемыми порогами ошибок, также функции управления потоком данных, дозволяющие держать под контролем падение данных. Для управления потоком данных интерфейсные каналы могут маскироваться персонально либо глобально, чтоб перекрыть новые данные при STS-XYTER2 prototype ASIC for the CBM experiment повышении интенсивности луча. В неких случаях нужно стремительно перезапустить сбор данных, удалив все данные, имеющиеся в текущее время в цепочке данных. Потом все этапы хранения данных (выход FIFO, канальные FIFO, шаг фиксации данных, интерфейсные каналы) могут быть персонально либо на сто процентов сбрасываться при помощи одной команды.

3.3.3 Иммунитет STS-XYTER2 prototype ASIC for the CBM experiment SEU

Неисправность фронтального чипа, вызванного SEU, влияющая на регистры конфигурации, небезопасна, в особенности если система верхнего уровня не знает об этом, потому реконфигурация может произойти в соответственный момент. Процесс CMOS UMC 180 был ранее протестирован и одобрен для разработки ASIC для объектов FAIR [18].

Иммунитет синтезированной логики к разовым разовым ошибкам был увеличен при STS-XYTER2 prototype ASIC for the CBM experiment помощи трехмерной модульной избыточности (TMR), используемой для всех регистров в управляющей части (включая файл регистра) и регистров, управляющих потоком данных в пути данных. Это существенно понижает риск сбоев, вызванных SEU, и в то же время уменьшает затратные расходы на занятость области (по сопоставлению с TMR, используемой ко всем ячейкам STS-XYTER2 prototype ASIC for the CBM experiment памяти, включая путь данных). SEU в данных хита, в особенности в FIFO, могут быть обнаружены при помощи проверки на четность. Обнаруженные действия подсчитываются в чипе и сообщаются в регистре состояния, если запрограммированный порог достигнут.

Theconfigurationregisterslocatedinthefront-endpartarealsoprotected. Использовались ячейки с двойной блокировкой (DICE). Эффективность этих структур очень связана с STS-XYTER2 prototype ASIC for the CBM experiment планировкой. После испытаний на облучение, проведенных с предшествующим макетом [17], были введены улучшения в отношении соединения с низким полным сопротивлением и скважин и действенных защитных структур для заслуги поперечного сечения SEU ниже 5 × 10-16 см2 / бит для всех битов регистра.

Статус полосы связи также является объектом мониторинга. Если CRC-ошибка найдена во входящих STS-XYTER2 prototype ASIC for the CBM experiment данных либо запятый знак указывает несоосность после процедуры синхронизации канала, утверждаются надлежащие биты состояния.

3.3.4 Способности тестирования

Так как для построения системы сенсоров и длинноватых детектируемых объектов требуется много тыщ ASIC, многоуровневое тестирование должно быть создано [15], чтоб обеспечить высочайший выход полнофункциональных каналов сенсоров. Процедуры требуют приведения чипа в работу STS-XYTER2 prototype ASIC for the CBM experiment на различных шагах цикла производства модуля сенсора, используя: иглы зонда на уровне пластинки, внутрисистемную связь и тест подготовительной проводки после склеивания микрокабеля, соединяющего кремниевый датчик При помощи специального тестового приспособления [14]. Этот подход просит внедрения функций тестирования и отладки в ASIC как на цифровом (обсуждаемом в этой статье), так и на аналоговой STS-XYTER2 prototype ASIC for the CBM experiment.

Во-1-х, для упрощения прослеживаемости образцов ASIC чипы реализуют 64-битную память электрического предохранителя (ядро IP, предоставляемое литейным цехом). Уникальный идентификатор назначается для узнаваемых не плохих штампов на тестах уровня поверхности.

Чтоб отлично отделить процедуры тестирования подсхем ASIC, на задней панели имеется программируемый генератор ударов. Это позволяет подавать путь данных STS-XYTER2 prototype ASIC for the CBM experiment с контролируемым количеством данных детерминированным либо псевдослучайным методом. Генератор ударов обеспечен своим каналом FIFO, который сузивает путь данных, связанный с наружными каналами. Частоту генерации ударов можно держать под контролем в спектре от 202 Кбит / с до 52 Мбит / с. Поле метки времени хитов может быть детерминированным (текущее значение счетчика временной метки) либо STS-XYTER2 prototype ASIC for the CBM experiment псевдослучайным (выбираемое количество битов метки времени может быть рандомизировано при помощи LFSR с полиномом x8 + x6 + x5 + x4 + 1).

Для низкоуровневой проверки интерфейса доступна функция генерации неструктурированных кадров с повышением полезной нагрузки. Также можно протестировать пути передачи данных по отдельным каналам. Для генерации попадания в путь данных может STS-XYTER2 prototype ASIC for the CBM experiment быть цифровое инициирование персонально избранной группы интерфейсов интерфейсных каналов.

Облегченный тестовый интерфейс употребляется для связи с чипом с внедрением малых логических ресурсов, которые нужно синхронизировать (два набора регистров сдвига и обычный конечный автомат). Эта функция переопределяет интерфейс меж внутренним и наружным интерфейсами. Вероятна конфигурация всех интерфейсных регистров и непрерывного считывания STS-XYTER2 prototype ASIC for the CBM experiment избранного канала. Он позволяет накрепко определять шум, создаваемый полнофункциональным цифровым интерфейсом, синхронизированным с высочайшей скоростью.

4 Резюме

Представленное внутреннее решение сталкивается с особенными требованиями самоисполняющейся системы сбора данных экспериментальной физики больших энергий. Архитектура и особенности были представлены в деталях. Реализация употребляет тройную модульную избыточность на пути управления и в критичной логике STS-XYTER2 prototype ASIC for the CBM experiment муниципальных машин. План этажа задней части занимает площадь 8140 мкм × 1170 мкм с умеренной плотностью. Дизайн был синтезирован на 54400 ворот и 12600 триггеров в дизайне ASIC. Он употребляет 4 тактовых домена.


strukturnie-elementi-mezhlichnostnogo-vzaimodejstviya.html
strukturnie-elementi-proektov-rabot.html
strukturnie-elementi-sistemi-trudovogo-prava.html